LIS、FPGAをターゲットとしたVerilog−HDLおよびVHDL言語によるフロントエンド設計を行って頂きます。【必要な経験】・Verilog−HDLおよびVHDL言語によるロジック設計、検証経験・CPU内臓ASIC(SoC)開発経験・画像処理におけるy補正、輝度補正、実設計経験
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